先進(jìn)封裝選項(xiàng)繼續(xù)在追求“超過摩爾”和更高水平的集成技術(shù)。需要解決許多高密度芯片設(shè)計(jì)互連，以及許多新問題。
芯片行業(yè)首次嘗試多芯片封裝，利用硅通孔(TSVs)的硅插入器來實(shí)現(xiàn)實(shí)質(zhì)性的芯片性能提高，盡管它在高頻(4-6 GHz)段性能提高有限，而且硅插入器的成本很高。但這刺激了芯片替代方案的產(chǎn)生，如在橋和基板上的高密度扇形輸出，每一種都有其優(yōu)缺點(diǎn)。
為了生產(chǎn)具有多個(gè)芯片設(shè)計(jì)的高產(chǎn)模塊，芯片制造商正在擴(kuò)展現(xiàn)有工藝，充分利用芯片扇出和嵌入式配置。他們也開始解決高級(jí)芯片封裝的設(shè)計(jì)挑戰(zhàn)，這要求在裝配過程中使用PDK(工藝設(shè)計(jì)套件)。
ASE高級(jí)總監(jiān)曹立紅表示：“芯片和異質(zhì)整合已經(jīng)成為關(guān)鍵的推動(dòng)因素。我們看到芯片市場上出現(xiàn)了新的突破。HPC有2.5D硅TSV集成，有高密度的扇出RDL和橋式連接，以及使用3D微凸起和高密度混合鍵合的die-to-die連接�！�
芯片內(nèi)部互連正在深入研究再分配層的2µm線和空間機(jī)制，在先進(jìn)的硅插入器中，0.65µm可以滿足高帶寬要求。
從EDA到封裝的共同設(shè)計(jì)
架構(gòu)的多元化和高級(jí)芯片封裝的高代價(jià)鼓勵(lì)了芯片設(shè)計(jì)者和封裝公司之間更緊密的協(xié)作。EDA公司和OSATs正在開發(fā)協(xié)作芯片設(shè)計(jì)工具集，提高軟件包的性能，降低成本，并縮短集成軟件包的上市時(shí)間。
共同開發(fā)似乎使封裝中的芯片設(shè)計(jì)工作至關(guān)重要，特別是當(dāng)涉及到組合來自不同公司的芯片時(shí)。我們的一位客戶說得很好：“不會(huì)天生就有3D工程師。2D工程師一夜之間必須成為2.5D和3D工程師。在SoC的世界里，多年來已經(jīng)開發(fā)出了一些方法、參考工藝和PDK，我們已經(jīng)習(xí)慣了它們來做芯片設(shè)計(jì)。當(dāng)你把所有這些部件放在一起時(shí)，你不能把它看作是一個(gè)芯片封裝人員的問題或一個(gè)硅工程師的問題，必須全面分析它。”
Cadence定制IC和PCB集團(tuán)的產(chǎn)品管理組主管John Park說：“當(dāng)我們?cè)O(shè)計(jì)芯片時(shí)，我們是基于我們從晶圓廠獲得的PDK。晶圓廠的芯片工藝套件，為我們提供了ASIC芯片設(shè)計(jì)所需要的數(shù)據(jù)，從而知道這項(xiàng)技術(shù)是什么。我們得到了資源庫、芯片設(shè)計(jì)規(guī)則和連接驗(yàn)證信息等。我們知道，無論我們?cè)趧?chuàng)造什么，我們都將能夠組裝芯片，因?yàn)榫A廠在指導(dǎo)我們。”
這就需要各種芯片設(shè)計(jì)、制造，并且芯片封裝過程盡可能自動(dòng)化，這樣工程師才能專注于新的芯片設(shè)計(jì)和能力，而不是把所有的時(shí)間都花在一系列許多單獨(dú)芯片組件的一次性芯片封裝上。
Amkor技術(shù)公司的芯片/FCBGA集成業(yè)務(wù)副總裁Mike Kelly說：“這些設(shè)計(jì)工具越來越接近于單一設(shè)計(jì)。我們?cè)?jīng)只設(shè)計(jì)制造單一芯片，花費(fèi)了所有的時(shí)間和驗(yàn)證，因?yàn)槟阍谝粋�(gè)芯片里，每個(gè)人都知道發(fā)生了什么。針對(duì)先進(jìn)芯片封裝，在面對(duì)多芯片時(shí)仍然可以及時(shí)考慮方案。3D增加了另一個(gè)元素，因?yàn)樵谖锢硎澜缰校覀兒苋菀卓吹饺S物體。但是，你如何將其抽象成你所知道的與Verilog或IC設(shè)計(jì)工具兼容的東西。我不會(huì)說它已經(jīng)百分之百準(zhǔn)備好了，但大客戶正在實(shí)施這項(xiàng)工作�！�
更高水平的自動(dòng)化也將有助于加快質(zhì)量和共同開發(fā)的時(shí)間。ASE的Cao說：“對(duì)于基底芯片設(shè)計(jì)的案例，通常你有一個(gè)APD文件，它生成Gerber文件，然后你可以路由它。但是高密度的RDL再分配層設(shè)計(jì)怎么樣呢?”
ASE的RDL芯片設(shè)計(jì)流程使用了三個(gè)自動(dòng)路由步驟。ASE的Cao說：“我們利用芯片封裝設(shè)計(jì)工具來優(yōu)化RDL的芯片設(shè)計(jì)。之后，您將生成GDS文件。然后，從GDS文件中執(zhí)行LVS(布局與原理圖)檢查和DRC(設(shè)計(jì)規(guī)則檢查)，最后您將使用自動(dòng)掩膜設(shè)計(jì)工具生成光罩。我們的方法可以通過自動(dòng)路由節(jié)省50%的layout時(shí)間�！�
曹指出，單獨(dú)使用自動(dòng)光罩生成器可以將處理時(shí)間從三天減少到大約一小時(shí)。
圖1：封裝PDK流程包括三個(gè)RDL的自動(dòng)路由步驟，顯著加快了開發(fā)時(shí)間。來源：ASE
但是，先進(jìn)芯片封裝的共同設(shè)計(jì)最好是在自己的芯片和封裝公司中進(jìn)行優(yōu)化，如TSMC、英特爾和UMC。事實(shí)上，內(nèi)部開發(fā)的芯片和封裝是大批量先進(jìn)封裝的主要方式。
芯片封裝中的電氣互連數(shù)量正在飛速增長。由此而來的是可靠性問題。
Ansys的產(chǎn)品營銷總監(jiān)馬克·斯溫寧( Marc Swinnen)說：“現(xiàn)在有很多很多的連接，即使是在一個(gè)適度的2.5D芯片設(shè)計(jì)中，它很容易包含40萬到50萬個(gè)微凸塊。因?yàn)檫@些都是微凸起，所以它們不能支持很多的剪切應(yīng)力。通過這些微凸起輸入100瓦，但你不能把它們?nèi)客ㄟ^一個(gè)微凸起傳輸。你可能有一個(gè)100 x 100的區(qū)域，它們同時(shí)攜帶所有的能量。但如果有一些小問題，如凸隙或縮小的連接，一旦變熱，焊料軟化，沒有足夠的支持，整個(gè)芯片組裝開始翹曲和轉(zhuǎn)移從差分熱膨脹。這是一個(gè)很大的問題。公司需要從機(jī)械性能上模擬這些三維組件在熱應(yīng)力和機(jī)械應(yīng)力下的翹曲和彎曲，這直接影響了現(xiàn)場的可靠性和預(yù)期壽命�！�
為了優(yōu)化芯片封裝性能，芯片設(shè)備制造商正專注于優(yōu)化各種架構(gòu)中的晶粒到晶�；蛘呔Я５叫酒庋b連接，無論是垂直構(gòu)建微凸起、混合粘接和橋接，還是水平構(gòu)建扇形再分配層。決定如何以及在何處形成芯片互連將成為軟件包集成的一個(gè)重要組成部分。
Imec3D芯片系統(tǒng)集成項(xiàng)目總監(jiān)、高級(jí)研究員，研發(fā)副總裁Eric Beyne說:“在先進(jìn)芯片封裝中，我們需要一個(gè)非常高密度的芯片互連結(jié)構(gòu)，從而把所有這些東西組成在一起，實(shí)際上是認(rèn)為它仍然集成在一個(gè)芯片上，盡管有多個(gè)晶粒連接在一起.今天，人們花了很多努力來標(biāo)準(zhǔn)化芯片之間的通信，包括HBM、BoW(線束電線)或UCIe。這些標(biāo)準(zhǔn)需要提供關(guān)于如何在硅插入器、硅橋和高密度RDL之間結(jié)合的芯片設(shè)計(jì)技術(shù)指導(dǎo)方針，因?yàn)樾枰浅８呙芏鹊男酒ミB來使它們?cè)诘凸南鹿ぷ��！?/P>
對(duì)于高性能芯片的應(yīng)用，芯片之間的高帶寬是必要的。Amkor技術(shù)公司負(fù)責(zé)芯片/FCBGA集成的副總裁Mike Kelly說：“如果你正在做一個(gè)更高帶寬的兩個(gè)芯片接口，它往往是一個(gè)寬的、低功耗的接口，需要相當(dāng)高密度的介入器來實(shí)現(xiàn)這一點(diǎn)。這可能是芯片封裝行業(yè)的關(guān)鍵區(qū)別。需要一個(gè)非常高密度的芯片集成方案，允許你連接晶粒，從而不會(huì)失去應(yīng)有的性能�！�
在今天的先進(jìn)芯片封裝中，熱建模有助于找到潛在的故障點(diǎn)，但這并不是一個(gè)新問題。Ansys的Swinnen說：“如果你回到10000英尺的高度，看看電子系統(tǒng)，故障的兩大原因是熱和芯片互連故障。當(dāng)然，它們都是相關(guān)的。熱量常常導(dǎo)致互連故障。因此，芯片設(shè)計(jì)互連從一開始就是電子設(shè)計(jì)的一個(gè)弱點(diǎn)�！�
其它的弱點(diǎn)也是最近才出現(xiàn)的。Ansys Sherlock的高級(jí)首席應(yīng)用工程師Kelly Morgan說：“越來越多出現(xiàn)的故障機(jī)制是低k破解。在這種情況下，焊料在230攝氏度左右的溫度下凝固，在芯片互連過程中低k電介質(zhì)和焊料之間的CTE產(chǎn)生不匹配點(diǎn)，對(duì)超低k層施加拉應(yīng)力，造成裂紋。”
化學(xué)和機(jī)械變化的模擬(見圖1)在芯片設(shè)計(jì)過程的早期部分是有用的，可以防止此類問題。
圖2：結(jié)構(gòu)模擬確定了z高度的細(xì)微差異，這在多芯片集成中起著重要的作用。來源：Ansys
在最初的芯片設(shè)計(jì)階段應(yīng)考慮熱和機(jī)械特征，最好地了解芯片封裝系統(tǒng)的性能，特別是在溫度、振動(dòng)或惡劣環(huán)境條件下承受應(yīng)力時(shí)。例如，即使兩個(gè)晶粒并排放置可能會(huì)有不同的熱運(yùn)動(dòng)，但它們之間的接近會(huì)導(dǎo)致它們的行為相似。
“當(dāng)我們考慮芯片封裝中的可靠性時(shí)，我們總是在考慮溫度循環(huán)，”Amkor的 Kelly說�！澳阌蠧TE的差異，這就會(huì)在你冷卻和加熱時(shí)產(chǎn)生壓力。通常情況下，晶粒會(huì)盡可能接近，芯片封裝體積會(huì)導(dǎo)致成本增加。”
在半導(dǎo)體中，材料之間的相對(duì)CTE不匹配總是在不同的材料堆棧時(shí)造成頭痛的問題。但是由于基板上的多芯片封裝，特別是在非對(duì)稱布局中，CTE不匹配會(huì)導(dǎo)致更嚴(yán)重的問題。
熱膨脹系數(shù)是應(yīng)力溫度的反函數(shù)。最佳的CTE匹配是硅和硅(晶片的混合結(jié)合)，或硅對(duì)硅插入器(SiO2/銅)之間。硅(2.5 ppm/K)和有機(jī)插入器(BT，CTE = 15-16 ppm/K)之間的CTE不匹配很大。
導(dǎo)電熱界面材料(TIMs)通常夾在芯片封裝和撒熱器之間，為芯片系統(tǒng)中的傳熱提供良好的熱路徑。在裝配加工和現(xiàn)場使用的溫度變化過程中，晶粒、基板和集成散熱器和散熱器(蓋)的cte不匹配，導(dǎo)電熱界面材料可以散熱并吸收一些應(yīng)變。
對(duì)于TIMs有幾種芯片設(shè)計(jì)材料解決方案，包括粘合劑、凝膠和潤滑脂。大多數(shù)TIMs由聚合物基材組成，如環(huán)氧樹脂或硅樹脂，加上導(dǎo)電填料，如鋁、氧化鋁、氧化鋅或銀等。這些材料的優(yōu)點(diǎn)是延申率高，加工性好。這些TIM材料的導(dǎo)熱率被限制在10 W/m-K左右。工程師們正在評(píng)估更多的導(dǎo)電材料，如鎵銦和鎵銦錫合金，以及石墨烯，改進(jìn)TIM技術(shù)。甚至金屬 TIM也被廣泛考慮，特別是對(duì)于高功率應(yīng)用。
Solder為高級(jí)節(jié)點(diǎn)提供了挑戰(zhàn)和解決方案。人們普遍認(rèn)為，在10µm以下，芯片行業(yè)必須使用混合鍵來連接銅PAD位。
芯片行業(yè)展示了一種混合鍵合方法，如在10µm下的銅對(duì)銅直接鍵合。熱壓縮粘結(jié)(TCB)有助于實(shí)現(xiàn)高質(zhì)量的焊縫結(jié)合，盡管壓縮有助于克服內(nèi)在的粘結(jié)。帶有NCP/NCF(非導(dǎo)電膏體/薄膜)的TCB有助于解決大晶粒、小間距、/微管或預(yù)分配填充的挑戰(zhàn)。
一個(gè)可能的缺點(diǎn)是，當(dāng)間距變細(xì)時(shí)，迫使TCB中銅尖端和模具墊之間焊料突出，導(dǎo)致短路。
由于芯片設(shè)計(jì)互連方法的變化，就像混合連接的情況一樣，在先進(jìn)芯片封裝推行的同時(shí)，公司正在聯(lián)合起來解決制造問題。例如，UMC正在與Cadence、Winbond、Faraday和ASE合作，開發(fā)一個(gè)W2W(晶片到晶片)的3D-IC平臺(tái)。通過結(jié)合供應(yīng)商之間的芯片設(shè)計(jì)、制造、3D-IC、測試和芯片封裝專業(yè)知識(shí)，該集團(tuán)旨在增加3D挑戰(zhàn)，包括垂直集成的芯片設(shè)計(jì)流程、晶圓對(duì)晶圓混合結(jié)合的對(duì)準(zhǔn)，以及經(jīng)過驗(yàn)證的3D堆疊測試和組裝路徑。該項(xiàng)目的目標(biāo)是包括系統(tǒng)級(jí)驗(yàn)證在內(nèi)的端到端解決方案。
扇出晶片級(jí)封裝
與現(xiàn)有的倒裝芯片封裝方法相比，扇形芯片封裝提供了優(yōu)越的電氣和熱性能，路徑略小和更薄。高密度扇形RDL有兩種：芯片優(yōu)先和芯片最后。這兩者只是略有不同，但都有其優(yōu)有弊。
在芯片中，首先將熱釋放載帶應(yīng)用到晶片上，然后選擇已知的晶粒良品(KGD)放置在載體上。接下來，經(jīng)過載體后成型，形成RDL，然后焊接完成。在RDL中，首先再次沉積釋放層，然后是RDL。接下來是已知的良好模具定位，然后是過模過程、載體釋放、焊球沉積和成型。
盡管從芯片產(chǎn)量的角度來看，芯片設(shè)計(jì)最后一種方法有顯著的優(yōu)勢，但芯片優(yōu)先是更成熟的方法。
那么，為什么OSAT會(huì)同時(shí)提供這兩種流程呢?芯片設(shè)計(jì)優(yōu)先的方法可以提供稍微更高的性能，因?yàn)樾酒盘?hào)直接連接到RDL層。但芯片產(chǎn)量問題可以促使人們具體決定使用芯片-最后的FOWLP。目前，最小的微凸間距是55到40µm，35µm正在開發(fā)中。但首先使用芯片，你不需要微凸起，所以芯片設(shè)計(jì)間距可以降低到25µm。
與微凸塊比例相關(guān)的芯片產(chǎn)量限制鼓勵(lì)了直接連接銅PAD位的混合結(jié)合工藝的發(fā)展。但是混合動(dòng)力結(jié)合的高成本和復(fù)雜性促使芯片設(shè)計(jì)研發(fā)工程師專注于制造較小的凸塊。Imec預(yù)計(jì)，從今天的35µm左右到20µm水平，使用半添加劑的銅微碰撞方案。為了在10µm以下，使用錫凸塊和Cu/Sn的PAD位連接。
Fig. 3: A path to smaller microbumps fabrication. Source: imec
圖3：更小的微凸起制造的路徑。來源：imec
Imec的Beyne說：“例如，我們可以發(fā)展20µm間距，而不是60µm。這立即將額外線路的長度和芯片上的面積減少了三倍�！�
結(jié)論
對(duì)芯片集成的高密度芯片設(shè)計(jì)互連導(dǎo)致了更多可擴(kuò)展的方法，包括微凸塊尺寸和混合邦定。但是每個(gè)芯片封裝都是定制的，這大大增加了芯片設(shè)計(jì)方面所需的工程工作量。隨著芯片行業(yè)越來越熟悉硅和有機(jī)插入器、RDL扇形輸出和嵌入式選項(xiàng)，可靠性特別是與熱和機(jī)械分析相關(guān)成為優(yōu)先事項(xiàng)。隨著Cadence目前跨越設(shè)計(jì)、制造、測試和組裝的芯片集成挑戰(zhàn)，Cadence、UMC、Winbond和ASE之間的合作關(guān)系可能會(huì)變得更加普遍。即使是來自不同設(shè)備制造商的芯片，芯片行業(yè)將使封裝中的芯片集成成為現(xiàn)實(shí)。 |
