現(xiàn)在的芯片行業(yè)工程師們遇到了更多未知因素，需要與不同的人和工具一起工作，并專注于各種平衡策略。從單片soc到各種各樣芯片設計，封裝異構芯片的轉(zhuǎn)變正在加速。方法、協(xié)作和設計目標正在轉(zhuǎn)變，芯片行業(yè)工程師在從設計到制造的每一步都能感受到。
目前，幾乎每個工程師都在接觸一些新的芯片設計技術、過程或方法。它們與過去存在于另一個silo模型的技能相互影響。有時出現(xiàn)在世界的其它地方。當工程師們試圖解釋3D-IC、2.5D、封裝系統(tǒng)和各種類型扇形輸出之間的區(qū)別時，詞匯也在發(fā)生變化。
在這些變化背后有幾個關鍵的驅(qū)動因素。其中：
* 自finFET(鰭式場效應晶體管)引入以來，每個新節(jié)點的成本都在上升，隨著3nm或者更小的制程，以及High-NA EUV的引入，成本變得越來越高。使整個SoC變得不經(jīng)濟。因為單個SoC的售價需要補償高昂的NRE(一次性工程費用)成本。升級的優(yōu)勢還需要考慮更大系統(tǒng)的問題，如處理器在超大型數(shù)據(jù)中心的芯片設計和制造成本，可以使用更低功耗的、更少的服務器。
* 由于競爭原因，特定應用范圍需要更多不同的特性，但芯片行業(yè)已經(jīng)比當前能夠光刻的要大。這意味著要么它們封裝在一起，合并成一個更大的SoC，要么它們需要被分解成一個或多個功能，并集成到某種類型的高級封裝方案中。
* 較小芯片的產(chǎn)量通常較高，這在理論上可以降低多芯片設計的總成本。但當一個或多個芯片封裝失敗時，收益也可能最小化。這就是為什么集成和互連設置標準上有這么多關注，而且設計和模擬這些日益復雜系統(tǒng)新的更好的工具，和更好的過程處理、清潔和邦定等同樣很重要。
Cadence公司 Custom IC & PCB Group的產(chǎn)品總監(jiān)John Park表示，最先進芯片設計成本，包括數(shù)字和模擬/射頻芯片，可高達10億美元。在數(shù)字方面，由于最大光刻限制，適合SoC的不一定適合數(shù)字芯片。即使確實合適，也存在一個產(chǎn)量問題，這推高了成本。
圖1：chiplets的驅(qū)動因素。僅僅遵循摩爾定律不再是最好的技術和經(jīng)濟發(fā)展道路。資料來源：Cadence
對于任何關于芯片異構集成和高級封裝的討論是一個很好的開始。芯片異構集成這個術語最常見的用法可能是集成高帶寬內(nèi)存(HBM)與某種GPU/NPU/CPU，或者所有這些的混合。
帕克說：“我們曾經(jīng)用內(nèi)存卡把芯片連接到PCB上�，F(xiàn)在我們已經(jīng)把DRAM堆疊起來了。直接把它封裝在數(shù)據(jù)處理器旁邊。隨著內(nèi)存帶寬的巨大提高，人們開始將晶圓堆疊在晶圓上。結構形式也在這里發(fā)揮作用�！�
這個芯片結構形式可以決定使用的芯片行業(yè)封裝類型，以及處理元素、存儲器和I/O放置位置。
Synopsys的EDA產(chǎn)品總監(jiān)肯尼斯·拉森(Kenneth Larsen)說：“它們可以堆疊在一起，芯片設計材料也不一定要相同。我們通常重點關注先進的數(shù)字CMOS，但在構建芯片系統(tǒng)時，我們還考慮了許多其它問題。先有不同的集成方案，然后是芯片設計技術協(xié)同優(yōu)化�！�
為了充分實現(xiàn)多芯片設計，芯片行業(yè)架構師和設計者需要很好地了解多個單芯片在集成到一個更復雜芯片系統(tǒng)后是如何工作的。每個芯片包含不同的功能，有時在不同工藝節(jié)點上發(fā)展，通常包括不同類型電路。因此，它們可能有不同的閾值電壓，產(chǎn)生不同的噪聲，其它芯片可能容易受其影響，當它們被更高級應用，比如AI/M時，由于熱效應可能表現(xiàn)不同。
此外，它們可以通過各種芯片互連方案連接在一起，從線邦定到混合邦定，并可能受到應力影響，從而使封裝變化，縮短預期壽命。在某些情況下，這些應力會破壞邦定效果，導致芯片封裝中的故障。這在襯底比平面結構更薄時變得特別成問題。
圖2：多模系統(tǒng)設計。來源：Synopsys
“一旦ASIC芯片設計超過一定尺寸，考慮分解的作法就變得有趣。采購大ASIC芯片設計中的部分模塊不會收到專利限制。并開始考慮作為實際應用芯片設計共同封裝�！盞eysight.高速數(shù)字模擬技術產(chǎn)品經(jīng)理斯蒂芬·斯萊特( Stephen Slater)說�！坝行┕疽呀�(jīng)在這方面取得很大成功。他們正在為人工智能等生產(chǎn)芯片，比如AMD等。對于整個半導體芯片生態(tài)系統(tǒng)來說，許多較小的IP供應商現(xiàn)在開始考慮用UCIe或束線連接芯片意味著什么。這將是向完全不同的芯片生態(tài)系統(tǒng)轉(zhuǎn)變。突然之間，就有了這些不同的IP供應商，他們可以在你所關心的硅節(jié)點上提供他們的IP芯片設計。但現(xiàn)在可以與其它芯片集成。這就是我們看到的方向，這里有很多芯片新技術在發(fā)揮作用。人們開始引入像硅插入器或玻璃基板這樣的東西，從而以較小的間距來高密度連接芯片。這就是許多EDA模擬工具所使用的地方，我們將如何處理這些新問題?”
答案越來越多地涉及到芯片行業(yè)技術、設計、封裝和系統(tǒng)的共同設計和共同優(yōu)化。具有挑戰(zhàn)性的是ASIC單芯片設計者以前可能沒有處理過的所有步驟。
“在DTCO中，芯片設計和優(yōu)化是同時進行的，在電路層面和技術層面也是如此�！盕raunhofer IIS’自適應系統(tǒng)工程部門的主管羅蘭·揚克( Roland Jancke)說�！艾F(xiàn)在它甚至被擴展到芯片系統(tǒng)，所以它是芯片設計系統(tǒng)技術協(xié)同優(yōu)化(STCO)。特別是在3D集成和chiplet芯片系統(tǒng)中，這種集成方法具有很大的潛力。從晶體管本身，通過柵極單元、IP塊、ASIC、系統(tǒng)封裝、以及應用程序等，一切都將被使用，并在一個優(yōu)化周期中將所有這些結合在一起�！�
這是芯片行業(yè)面臨的下一個挑戰(zhàn)，即如何集成這些不同的芯片，并使整個芯片系統(tǒng)工作得更好，或者幾乎就像一個單片SoC一樣好�！白畛Ｒ姷倪B接方式，是2.5D和3D，2.5D被定義在dice之間通過不銅插入和基板連接chiplets，他們通常某種PHY連接�！盡ovellus工程總監(jiān)賽義夫·阿拉姆(Saif Alam)說。
但是，在工具、流程和方法中有如此之多的選擇，因此很難考慮到所有因素。阿拉姆說：“在多芯片設計解決方案方面都沒有通用標準，盡管西門子和其他公司提出了一個倡議，試圖在所有這些不同的工具之間建立一種‘通用語言’�！�
在存在共同線程的地方，它們可能因流片或標準組織而不同。這包括TSMC的3Dblox，三星的3D CODE，來自開放計算項目的CDXML，或來自大型芯片制造商的專有解決方案。因此，雖然這個想法是一個類似樂高的即插即用，但芯片行業(yè)要實現(xiàn)這種能力還有很長的路要走。
西門子EDA嵌入式板系統(tǒng)部門的產(chǎn)品經(jīng)理Keith Felton說：“對于整個芯片封裝的雙子模型需要推動芯片封裝基板所有層次的系統(tǒng)級協(xié)同芯片設計。這種數(shù)字雙模型還必須提供一個系統(tǒng)級網(wǎng)表，包括每個層次結構所需的芯片互連。最合適的格式是SystemVerilog。這種數(shù)字雙胞胎模型需要在任何層次的物理芯片設計(如P&R)發(fā)生之前進行構建和優(yōu)化。否則，你最終會得到一個次優(yōu)的整體實現(xiàn)。”
同樣地，Movellus的Alam 認為，需要一個系統(tǒng)級代表整個芯片設計的網(wǎng)絡列表。然后，為了進行芯片設計探索，我們需要一個工具，它能夠根據(jù)一些用戶定義的參數(shù)在chiplets芯片之間進行邏輯連接。用于驗證、模擬、確認(計時、EMIR、物理驗證)的工具，可以共享數(shù)據(jù)模型或語言。
Cadence的Park 說：“在歷史上，使用這些工具的人都是系統(tǒng)級的芯片設計師�，F(xiàn)在，當我們面對多芯片設計時，每個人都是芯片系統(tǒng)設計師，你不再只是一個ASIC芯片設計師。每個人都需要是一個芯片系統(tǒng)設計師，他們需要在這個級別上理解chiplet-to-chiplet 的電氣遵從性和信號完整性，并將它與UCIe、BoW或AIB連接起來。所以你需要驗證從die-to-die芯片的電氣連接，并且使用信號完整性技術，該技術在PCB芯片設計方面已經(jīng)有50年的歷史，但如果你來自設計單芯片的世界，它仍處于新的技術階段�！�
Synopsys的Larsen解釋說，與DTCO一樣，STCO是芯片異構集成中越來越重要的一塊。系統(tǒng)有架構，有3D集成。我們設計系統(tǒng)的物理和邏輯方面、系統(tǒng)功能、工作負載，以及如何通過整個系統(tǒng)提供電力等。我們需要確保它在客戶想要的所有條件和市場下都能工作。當我們看到這樣的系統(tǒng)時，這本質(zhì)上是封裝。但是我們?nèi)绾螌⑦@個系統(tǒng)將所有部分連接在一起呢?在設計技術和系統(tǒng)技術之間存在著一種關于系統(tǒng)之間的互聯(lián)，無論是當你在制造中構建這樣的系統(tǒng)，還是當你把產(chǎn)品引入這個領域確�？煽啃�。我們?yōu)?D-IC的STCO，以及多模設計所做的是采用系統(tǒng)視圖，識別組成系統(tǒng)的所有限制條件，并試圖識別影響性能或面積減少的瓶頸。
挑戰(zhàn)在于其在芯片行業(yè)方面的細節(jié)和數(shù)據(jù)交換，這也是為什么迄今為止開發(fā)的大多數(shù)芯片都是由大型芯片制造商開發(fā)的原因之一。芯片商業(yè)化將需要以標準化的方式來連接這些芯片。Keysight高速數(shù)字部門的領先者Hee-Soo Lee說：“圍繞芯片行業(yè)的努力更側(cè)重于協(xié)議的標準化，這就是引入UCIe、BoW和AIB的原因。這就是我們認為芯片不同的地方，不僅僅是封裝角度來看，它和舊的SiP一樣等等。芯片行業(yè)正在努力使一切更加標準化�！�
在高級封裝中有如此多的芯片異構集成選項，如何引導用戶找到結合的方法?
Movellus的Alam說，這其中有多種因素�！靶枰酒袠I(yè)共同努力，定義芯片行業(yè)之間的共同接口，無論是UCIe還是其它標準。對于連接在一起的不同芯片，它們需要有相同的數(shù)據(jù)間距，這需要預先計劃和布置。主要的工具供應商需要協(xié)作并創(chuàng)建一種通用語言，方便工具的互操作性。而芯片行業(yè)實現(xiàn)所需的高級封裝制造成本需要降低，這樣這就不會只由財力雄厚的大公司主導。”
Siemens的Felton 表示，實現(xiàn)這一目標的一種方法是通過一個基于云的虛擬實驗室，允許用戶使用預設練習受控方法來探索多模協(xié)同設計。他說：“他們不需要我們的軟件或許可證就可以做到這一點，而且這是免費的�！�
但目前還不清楚的是，究竟是誰會使用這些工具。他說：“你幾乎去的每個地方都不一樣，因為我們模糊了ASIC芯片設計師的工作和封裝設計師工作之間的界限。一些公司認為，現(xiàn)在他們已經(jīng)轉(zhuǎn)向了基于芯片的3D-IC，這一切都是芯片封裝，而封裝芯片設計師需要這樣做。但還有其它公司會說這仍然是我的芯片，我剛剛分類了，所以這是IC設計師的工作。用戶之間沒有任何共性。在一些情況下，有一個非常強大的芯片封裝團隊，其中很多將被傳遞給芯片封裝團隊。如芯片封裝團隊可能不那么強大，他們就會嘗試在ASIC芯片設計團隊中這樣做。前端工具確實存在，所以ASIC或芯片系統(tǒng)設計背景并不重要。仍然需要一個通用工具來把它們結合在一起。”
流程和方法也是如此。一些客戶非常喜歡自己去做，只需要你的芯片設計指南和路徑，Expedera公司的市場營銷副總裁保羅·卡拉祖巴(Paul Karazuba)說：“告訴我你的IP芯片將會是什么樣子的。把我的RTL發(fā)給我，別打擾我了。這一切都由我自己來做�！绷硪恍﹦t需要更多的設計幫助，我們可以進去幫助他們進行設計。他們很好奇我們是如何與你所假設的基本知識進行互動的。從他們的IP芯片中進出的信號是什么?我需要給你什么?你的時鐘是什么，等等?這些都是你所期望的事情，但現(xiàn)實是，npu并不存在于芯片行業(yè)上的真空中。它們并不是完全獨立的功能。它們與芯片行業(yè)上的其它東西高度集成，比如圖像信號處理器模塊。這兩個芯片系統(tǒng)越來越多地交織在一起，但它們通常是作為兩個不同的東西獲得授權的，來自兩個不同的芯片行業(yè)供應商�，F(xiàn)在你來看看握手是如何發(fā)生的，因為這些并不像這些島嶼那樣存在
簡而言之，這是基于客戶到底有多想讓我們參與進來。作為一名IP芯片提供者，我們內(nèi)部需要擁有的芯片技能集成，與10年前有所不同。我們需要有了解芯片設計的人，而這并不是一家芯片公司。我們不會成為一家芯片公司，但我們有芯片設計師，原因正是想幫助人們解決他們的設計問題�！�
任何芯片異構集成的關鍵目標之一都是數(shù)據(jù)的平滑移動，這通�？梢詺w結為一致性和吞吐量。
Arteris公司的產(chǎn)品管理和戰(zhàn)略營銷高級總監(jiān)紀堯姆·博伊萊特(Guillaume Boillet)說：“對于芯片行業(yè)，我們有兩類人打交道。有些人在做芯片生產(chǎn)，因為他們想獲得成本和可擴展性，甚至是投資組合的管理。在這些場景中，會涉及到一個芯片供應商。這是同一家芯片公司�？偸且粋�建筑師忽視了芯片設計的所有方面。第二類是為那些真正擁抱多芯片行業(yè)的人，因為他們相信生態(tài)系統(tǒng)的游戲。但即使在那里，它也是合作伙伴。而不是彼此之間不認識的芯片行業(yè)供應商�！�
汽車行業(yè)是這些關系中的一個新參與者。Boillet說：“有些開發(fā)人員真的很想做多芯片游戲，因為突然之間，他們不需要做芯片系統(tǒng)中的所有部分。即使是在那里，大多數(shù)時候，所有權也是集中化的。總有一家公司在領先，無論他們在做更高級的芯片行業(yè)還是他們擁有汽車加速器，還是人工智能加速器。在RTL或系統(tǒng)級別上，我沒有看到太多與選擇SoC不同的東西。在SoC芯片設計之上，只有幾個方面需要考慮，這將是限制芯片行業(yè)間流量量的權衡。顯然，我們需要考慮到這一點。這也會有連貫性的方面。因此，對于那些想要在芯片行業(yè)上保持一致性的人，我們需要確保通過連接口時不會有太多阻塞�！�
結論
這一切都是新的。正如Cadence的 Park所指出的，如果你是一個ASIC芯片設計師，多芯片設計可能是新事務。所以你必須有一個前端規(guī)劃工具。您必須了解要使用什么界面,如何劃分您的設計?現(xiàn)在它是多個芯片，為了驗證，你需要理解信號的完整性，這樣你就可以跨芯片行業(yè)進行干凈的連接。這對ASIC芯片行業(yè)設計師來說是一個全新的世界。對于封裝設計師來說也是如此,他們現(xiàn)在需要了解DRC和LVS的仿真，以及這在與硅等不同材料合作時是多么重要。歷史上，芯片封裝設計師使用的是層壓板和一些陶瓷，現(xiàn)在他們使用的是硅，這需要了解金屬填充、金屬平衡和仿真的限制。 |
